FPGA:3-8译码器的设计

1、什么是3-8译码器？

3-8译码器，顾名思义，三个输入，八个输出，构成3-8译码器。根据二进制特性，三位二进制数有八种可能，对应的真值表如下所示(该译码器输出低电平有效)：

3-8译码器(此处外面没有非门)的示意图如下：

2、FPGA实现3-8译码器

(1)设计定义:3个输入，可以对应3个开关，而8个输出，对应8个LED灯。
(2)和之前的第一节类似，创建design file(设计文件)，并且编写verilog代码。

module decoder_3_8_test( 	a, 	b, 	c, 	out  // 此处输出是8种可能,但是在这里只需要写端口名即可 ); input a; input b; input c; output reg[7:0] out; always@(*) 	begin 	case({a,b,c}) 		3'b000:out=8'b0000_0001; 		3'b001:out=8'b0000_0010; 		3'b010:out=8'b0000_0100; 		3'b011:out=8'b0000_1000; 		3'b100:out=8'b0001_0000; 		3'b101:out=8'b0010_0000; 		3'b110:out=8'b0100_0000; 		3'b111:out=8'b1000_0000; 	endcase 	end endmodule 

(3)编写测试文件，命名为decoder_3_8_test_tb，测试文件如下：

`timescale 1ns/1ps module decoder_3_8_test_tb(); //例化 reg s_a; reg s_b; reg s_c; wire [7:0] out; decoder_3_8_test decoder3_8_test_inst0( 	.a(s_a), 	.b(s_b), 	.c(s_c), 	.out(out) ); initial begin s_a=0;s_b=0;s_c=0; #200; s_a=0;s_b=0;s_c=1; #200; s_a=0;s_b=1;s_c=0; #200; s_a=0;s_b=1;s_c=1; #200; s_a=1;s_b=0;s_c=0; #200; s_a=1;s_b=0;s_c=1; #200; s_a=1;s_b=1;s_c=0; #200; s_a=1;s_b=1;s_c=1; #200; $stop; end endmodule 

(4)功能仿真，点击run_simulation，进行仿真，波形图如下所示：

(5)引脚分配，根据之前分析的情况，将SW2,SW1,SW0分配给a,b,c，将led7-led0分配个out[7:0]，引脚分配管理图如下所示：

(6)生成比特流文件，点击Generate Bitstream，生成后点击Open Hardware Manager，打开硬件管理器，点击左上open target，打开开发板后点击Auto connect。再点击program device，即写入设备后即可在开发板上运行。如下所示

后面同理，当三个开关全部置1，即$(111{)}_2=8$，LED7灯亮，如下所示。