阅读量:4
以下是一个Verilog实现的移位寄存器例子：
module shift_register( input wire clk, input wire rst, input wire shift_in, output wire shift_out ); reg [7:0] reg_data; always @(posedge clk or posedge rst) begin if (rst) reg_data <= 0; else reg_data <= {reg_data[6:0], shift_in}; end assign shift_out = reg_data[7]; endmodule 在这个例子中，我们定义了一个8位移位寄存器，具有时钟（clk），复位（rst），输入（shift_in）和输出（shift_out）信号。在时钟的上升沿触发时，寄存器数据向左移动一位，并将输入信号放在最低有效位（LSB）上。复位信号用于将寄存器数据重置为0。输出信号是寄存器的最高有效位（MSB）。
可以在顶层模块中实例化这个移位寄存器，并将信号连接到适当的输入和输出端口。例如：
module top_module( input wire clk, input wire rst, input wire shift_in, output wire shift_out ); shift_register sr ( .clk(clk), .rst(rst), .shift_in(shift_in), .shift_out(shift_out) ); endmodule 使用Verilog仿真器或综合工具进行编译和运行后，我们可以观察到移位寄存器按照预期的方式进行移位操作，并输出正确的结果。
